★ 下载模块：
◆USB-Blaster JTAG编程下载器;
◆ByteBlasterMV编程下载器,能对不同公司的FPGA/CPLD和51单片机在线编程;
★ 电源模块：
◆内置电源，含标准+/-12V、5V、3.3V、2.5V，1.5V混合工作电压功率输出电路模块；
◆过载保护开关电源；
★ 显示、接口模块：
◆LED、数码管、扬声器；
◆10键，可输入zui高达32位二进制数；
◆含12个可重配置实验电平开关；2个其他用途键；
◆含扫描的智能译码电路模块，直通非译码、BCD译码、16进制译码；
◆7寸800X480数字TFT彩色液晶屏；
◆20X4字符液晶,4*4矩阵键盘；
◆步进电机，能进行步进细分控制实验；
◆直流电机，含闭环转速控制系统，光电脉冲计数，提供光电脉冲硬件消抖动设计；
◆数字温度测控模块；
◆完成图象或文字显示功能的VGA接口；
◆标准PS/2鼠标接口和PS/2键盘接口各1个；
◆RS232串行接口（有演示实例可证实此功能）；
◆CPLD3032接口模块；
★ 数模器件及存储器模块
◆含A/D和D/A器件及其接口；
◆含D/A与LM311构成的FPGA可控A/D设计项目模块；
◆供DDS函数发生器用的幅度、偏移调谐模块；
◆含有源滤波电路，供波形发生器的设计之用；
★ 扩展模块：
◆兼容模拟EDA器件含ispPAC器件适配板；
◆可增加DDS函数发生器接口；
◆外扩展IO口模块；
◆CPLD/FPGA万能接口模块；
★ 时钟源模块：
◆含4组20MHz至1Hz标准频率宽频信号源；
★ 其它附件：
◆电源线、UART通信电缆、在系统下载电缆、扩展口连接线。
适配板型号GW3C40A：
★ 硬件资源：
◆ FPGA EP3C40Q240，约200万门规模；约4万逻辑宏单元；120万RAM bit，是FLEX 10K10的2016倍；22对LVDS差分通道；252个9X9bit嵌入式硬件数字乘法器；4个锁相环，可分/倍频范围：2kHz-1300MHz；8个差分专用时钟通道。
◆用于FPGA掉电保护配置器件16M Flash，10万次重复编程次数，且可兼作软核嵌入式系统数据存储器；
★ 接口资源：
◆JTAG、AS下载口；
◆USB接口；
◆PS/2键盘、鼠标接口一个；
◆8色VGA口一个；
◆以太网口；
◆EPM3032A CPLD；
◆RS232串口1个；
◆SD卡接口，可接1-2GB Flash；
◆20MHz时钟源（可倍频到300MHz）1个；
◆语音采样口；
◆立体声输出口；
◆MIC模拟输入口；
◆高速时钟口一个；
◆IO扩展口
◆字符、点阵液晶接口；
◆扬声器一个。
◆超高速双通道DAC及ADC板接口；
适配板型号GW_ADDA：
★ 硬件资源：
◆180MHz转换时钟率双路超高速10位DAC
◆50MHz单通道超高速8位ADC;
◆300MHz超高速单运放2个;
◆专用时钟输入口；
DDS函数发生器型号KX-DDSM：
★ 功能说明：
此模块可配置与本公司EDA/SOPC主系统相配，具体功能请参照*节
★ 硬件资源：
◆180MHz转换时钟率单路路超高速10位DAC
◆300MHz超高速单运放1个;
◆Cyclone FPGA 1C3Q144，12万门
◆掉电保护配置器件1M Flash
◆isp单片机8253；
★ 功能说明：
DL07-GW48-PK2/4系统配套的全数字型DDS函数信号发生器模块含FPGA、单片机、超高速DAC、高速运放等。既可用作全数字型DDS函数信号发生器，同时也可作为EDA/DSP系统及专业级DDS函数信号发生器设计开发平台。作为DDS函数发生器的功能主要包括：等精度频率计，全程扫频信号源（扫速、步进频宽、扫描方式等可数控），移相信号发生，里萨如图信号发生，方波/三角波/锯齿波和任意波形发生器，以及AM、PM、FM、FSK、ASK、FPK等各类调制信号发生器。
GW48-PK2/4系统上可配有一个功能强大的DDS函数信号发生器。此信号发生器的主模块，请浏览光盘里PPT“实验系统说明“，PK4插于平台的左上方图2：35，PK2可插左上方或有。它必须结合插座45上插的20字X4行字符型液晶和插座47上插的4X4键盘，联合使用，这是实验的辅助测试和信号系统。由于此系统设计的操作较多，功能也较丰富。
可重构DDS函数信号发生器使用了有别于传统模拟信号发生器和普通DDS函数信号发生器的更新换代理念。尽管普通DDS函数信号发生器同样采用了数字频率直接合成技术，有许多模拟信号发生器无法比拟的优点：频率精度高、无量程限制、信号过度时间极短、波形精度高、不同方式和全程扫描特性好、调整功能强、全数字化控制、稳定可靠等等，但由于采用DDS专用器件，缺乏灵活性，功能受限于专用芯片的即定功能，不仅无法适应用户许多特定功能的要求，就是不少专用功能也无法实现，从而在不少应用场合使用户面对许多尴尬局面。这是因为任何一台功能强大的DDS信号发生器都不可能总是满足用户，特别是通信系统或一些电子系统设计领域的用户的需求，如一些特定编码方式或调制方式的信号发生功能和解调功能等。
可重构DDS函数信号发生器基于EDA/SOPC设计技术及数控制振荡器NCO/DDS、AM纯数字发生器（注意，目前绝大多数DDS信号发生器的AM信号是靠模数结合，如使用模拟乘法器等方式生成的，因此在数字通信中没有实用价值）、数字锁相环等IP核，是EDA/SOPC技术高度发展的产物，它彻底解决了普通DDS信号发生器的传统缺陷，而且整体功能和性能都有了质的飞跃。
1、作为普通函数信号发生器，从技术的先进性、功能的完备性、使用的便利性及性能指标的优越方面看，此系统无论作为普通信号发生器，还是函数信号发生器，都可谓当之无愧。
2、作为应用电路模块的开发系统。由于该系统是基于EDA技术和大规模高速FPGA，具有良好的重构功能，以及端口完善的驱动与保护特性，开发者大量的硬件模型和实用系统（特别是通信领域中的各类功能模块）可以借助该系统，以及QuartusII、硬件描述语言等迅速开发出来。
3、作为大学生电子设计竞赛的实验系统和开发系统。由于该系统中的许多功能都曾出现在历届大学生电子设计竞赛的赛题中，且该系统的性能指标都超越了相关赛题中发挥部分要求的技术指标，而实现方法又十分类似（技术类型和软硬件方面），所以无论作为培训工具还是实战开发系统，都可以帮助竞赛者GX对付许多类型的赛题。因此，该系统同样可作为毕业设计、学位论文、课余科技活动GX有力的开发工具。
4、作为自主创新型实验开发系统。创新就是原创，就是*，在电子领域就是设计出全新而又性能优良适用面宽阔的系统或功能模块。创新是需要适当平台（可行性环境）的，几个74系列器件构成的平台，显然不如单片机系统，而单片机系统又不及嵌入式系统，但嵌入式系统在自主设计方面又不及SOPC/EDA技术。因为嵌入式系统中几乎所有硬件模块，从CPU到各种接口功能模块都是现成的，开发者主要工作是在软件方面，虽说可以在此平台上有许多创新之作，但zui重要的自主知识产权却无法拥有，因为硬件的产权是属于别人的。 显然，创新不等于自主，只有创新而没有自主，则很可能失去创新的价值和意义，从本质上看，便不能属于真正的创新。而EDA/SOPC技术则解决了硬件设计、软件设计和综合设计的根本问题，从而也解决了创新和自主这一对矛盾，不言而喻，基于EDA技术的平台将为设计者提供了zui大可能的自主创新的平台。
功能模块和信号通道：
（1）A通道。这里DDS函数信号发生器模拟信号输出通道的A通道（此信号发生器可以输出双通道模拟信号），如正弦波信号等，幅度zui大+/-10V，可通过电位器调谐。
（2）TTL信号输出。此是DDS函数信号发生器的TTL信号输出口。
（3）B通道。这里DDS函数信号发生器模拟信号输出通道的B通道之信号口。如果需要得到B通道的模拟信号输出，必须将此B通道口线, , 与某一DAC的输入接口，然后得到输出信号。
（4）信号测试输入口。即“TTL输入”口。可以通过DDS函数信号发生器测试此口输入信号的频率、脉宽、占空比等。数字调制信号和扫频信号外部控制时钟也可通过此口进入。
★ 五大类实验项目
一、计算机组成原理与计算机体系结构类：
◇ 算术运算器、ROM、单双口RAM、FIFO、FPGA外部RAM/Flash存储器实验；
◇ 微控制器时序电路、乘法累加器设计、程序计数器与地址寄存器；
◇ 微控制器设计、总线控制器、锁相环应用、嵌入式逻辑分析仪应用等；
◇ 8位微程序控制的模型计算机的设计与实现。包括CPU设计，硬件指令设计，软硬件联合开发等；
◇ 基于FPGA的片上系统（SOC）的MCS-51单片机IP核实验与设计
◇ 基于状态机的完整16位CPU设计。包括CPU设计，硬件指令设计，软硬件联合开发，SOC实现等；
◇ 基于流水线构架的16位RISC CPU设计及计算机体系结构相关实验, ；
◇ 基于FPGA的片上系统32位软核嵌入式系统软硬件设计；
◇ 计算机系统创新设计与实验。
二、硬件描述语言HDL与EDA技术类实验和设计。如移位相加硬件乘法器设计、用流水线技术设计高速数字相关器、线性反馈移位寄存器设计、VGA图像显示控制器设计、直接数字式频率合成器设计等实验。
三、基于单片FPGA的8086/8088 CPU核，8253/8254 IP核（定时器）；8250 IP核（UART串行通信）；8237 IP核（DMA控制器）；8259 IP核（可编程中断控制器），锁相环核等经典IBM计算机系统设计。由于8086/8088核的全兼容性，传统微机原理及微机接口实验中的C和8086汇编程序都能直接由该核运行，完成基于EDA技术的微机原理及微机接口方面的部分实验。
四、全国大学生电子设计竞赛培训及开发。能承担大学生电子设计竞赛中许多设计题目的培训任务，进一步强化计算机学生基于现代电子技术的硬件系统设计能力。
五、基于MATLAB和DSP Builder的全硬件高速DSP系统实验和设计（需要增配多通道超高速ADC/DAC适配板）。
★ 实验调试途径：
◇ 时序仿真和功能仿真：基于Quartus II，可完成软硬件联合调试的Timing /Functional Simulation，延时精度小于1ns。这是传统实验模式所无法比拟的。该仿真工具将使学生更加深入地理解计算机的工作时序。
◇ 嵌入式逻辑分析仪测试：基于Quartus II，可使用嵌入式逻辑分析仪SignalTapII对CPU内部的任何信号节点和总线数据进行实时测试和观察(图13-46)，号通过实验系统配置的USB-Blaster送到PC机屏幕观察。也可软硬件同步观察。
◇ 在系统RAM/ROM测试：基于QuartusII，使用In-System Memory Content Editor对FPGA中CPU的ROM/RAM下载程序代码，并实时观察CPU运行过程中数据RAM中的内容变化，并实时编辑。这是调试CPU工作软件的一种有效方法。
◇ 利用实验系统上的（黑白或彩色）液晶屏、数码管、发光管和各类信号源等进行调试和观察。
★ 传统/现代计算机组成原理实验系统性能特点比较
结构与功能特点 | 传统计算机组成原理实验系统 | 现代计算机组成原理实验系统 |
◆实验特点 | 本身仅为验证性模型，与真实的计算机设计无关，更无法完成创新型实验 | 真实反映现代计算机设计工程实现原理、测试方法和设计技术，容易完成自主实用型设计实验 |
◆结构特点 | 由规模不等的离散集成电路块（也包括部分孤立的CPLD/FPGA）等器件构成CPU模型。 | 整个CPU，甚至嵌入式系统核，RAM、ROM，各类通信接口，DMA，中断控制器、算法加速器等都可在单片FPGA中实现。 |
◆CPU指令与微指令存储与形成方式 | 通过外部ROM或EEPROM构成，指令的数量和微指令的宽度受到限制，难以扩展，CPU模型结构被限制。且非真实CPU结构形式。 | |
沪公网安备 31011502008050号
